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library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity div2 is

port(来源:https://maiya369.com/cshi/202503-170.html

clk:in std_logic; --输入50000000HZ的频率来源:https://maiya369.com/cshi/202412-62.html

clk2:buffer std_logic:='0');

end div2;

architecture lou of div2 is

begin来源:https://www.maiya369.com/cshi/202412-129.html

process(clk)

variable y1:integer range 0 to 6400001;

begin

if(clk'event and clk='1')then

y1:=y1+1;

if(y1=3200000)then

clk2<=not(clk2);来源:https://maiya369.com/cshi/202503-190.html

elsif(y1=6400000)then

clk2<=not(clk2);

y1:=0;

end if;来源:https://www.maiya369.com/bkjj/202412-134.html

end if;

end process;

end lou;

用VHDL设计一个数控分频器电路，要求三分频，占空比50%。

通用的分频器，p是分频率来源:https://maiya369.com/zhishi/202412-100.html

module fdiv(

input clk1 ,

input[31:0] p ,

output reg clk2

);

来源:https://maiya369.com/xwzx/202412-33.html

reg[31:0] counter ;

always@(posedge clk1)

begin

counter <= counter + 1 ;

if( counter >= (p>>1) )

begin

clk2 <= ~clk2 ;

counter <= 0 ;

end

end

endmodule

一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。最后分出假设就是10Msignal clk10MHZ :std_logic; beginprocess(clk,rst)variable cnt:integer:=0;if rst='0' then 清零，这个应该会写吧elsif clk上升沿来临 then （用rising_edge（clk）简单代码短点儿。。。。） if cnt=n then cnt:=0; clk10mhz<='1';else cnt:=cnt+1; clk10mhz<='0';end if;end if;大概就这样写

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